DDR

在 DRAM 的設計上，加快 memory core 的 clock rate 比較難，所以都朝著 增加 i/o bus clock 來改進。

DDR 的規格，就是這樣。設法從 memory core 一次提出多一點的 data，然後 queue 住，等 i/o 提取。
這樣就可以增加 i/o 的 clock rate.

RAS - Bank Select。所以 tRAS 就是 Bank open time.
RC - RAW Cycle 。tRC = tRAS + tRP.
Raw Access 的 cycle time ＝RAS pulse width + Precharge latency
RP 就是 precharge time.

為降低 power ，所以DDR2 由 2.5V 降到 1.8V
工作電壓降低也有助於增加clock rate (voltage swing).

高速後，layout trace delay 的問題也開始要考慮

DDR 解決的方法是在 data strobe 前加上 clock forwarding
DDR2 則再加入 different signal 的要求：DQS, /DQS.

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Understanding RAM Timings
CL (CAS Latency) 是說，當 Read Cmd 後，需要多少 clock ，memory 的 data 才能 ready。
所以 CL=3 ，代表 read command 後，還要等 3 個 clock ，才能讀 data。

memory 有所謂的 burst mode，就是當下一個 data 和這一個 data 是連續的時候，下一個 data 不需要等 CL 個clock，可以在下一個 clock 就輸出。

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DRAM Access 的 sequence 是這樣：

RAS -- CAS -- CMD -- Data Ready

• RAS-- CAS 間需要的 clock : tRCD
• CAS -- CMD 間需要的 clock : CL
• 下完 PreCharge Command 後，接受下一個command需要的時間 : tRP

ODT - On Deivice Termination

就是把終端電阻放在chip 里，不是 lay在板子上。